EDA技術(shù)章節(jié)練習(xí)(2020.05.14)

來源：考試資料網(wǎng)

1.問答題設(shè)計(jì)一個(gè)M序列發(fā)生器，M序列為“11110101”

2.問答題FPGA在ASIC設(shè)計(jì)中有什么用途？

參考答案：FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA實(shí)現(xiàn)ASIC設(shè)計(jì)的現(xiàn)場(chǎng)可編程器件。

3 建立設(shè)計(jì)項(xiàng)目的菜單是（）。

4.問答題設(shè)計(jì)一個(gè)帶計(jì)數(shù)使能、異步復(fù)位、帶進(jìn)位輸出的增1六位二進(jìn)制計(jì)數(shù)器，計(jì)數(shù)結(jié)果由共陰極七段數(shù)碼管顯示。

5.填空題VHDL的信號(hào)（SIGNAL）是一種數(shù)值容器，不僅可以容納（），也可以保持（）。

參考答案：當(dāng)前值；歷史值

6.填空題印制電路板的（）層主要用于繪制元器件外形輪廓以及標(biāo)識(shí)元器件標(biāo)號(hào)等。該類層共有兩層。

參考答案：Silkscreen Layers

7.填空題執(zhí)行（）命令操作，元器件按底端對(duì)齊。

8.問答題設(shè)計(jì)6位二進(jìn)制數(shù)到BCD碼（8421碼）的轉(zhuǎn)換器。結(jié)果由共陰極數(shù)碼管顯示。

9.填空題VHDL中的斷言語句主要用于程序調(diào)試、時(shí)序仿真的人機(jī)對(duì)話，屬于（），綜合中被忽略而不會(huì)生成邏輯電路，只用于檢測(cè)某些電路模型是否正常工作等。

參考答案：不可綜合語句

10 在VHDL語言中，用語句（）表示檢測(cè)到時(shí)鐘clk的上升沿。

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