填空題

if（a）out1<=int1；當(dāng)a=（）執(zhí)行out1<=int1 else out1<=int2；當(dāng)a=（）執(zhí)行out1<=int2

答案： 1；0

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某一純組合電路輸入為in1，in2和in3，輸入出為out，則該電路描述中always的事件表達(dá)式應(yīng)寫(xiě)為always@（）；若某一時(shí)序電路由時(shí)鐘clk信號(hào)上升沿觸發(fā)，同步高電平復(fù)位信號(hào)rst清零，該電路描述中always的事件表達(dá)是應(yīng)該寫(xiě)為always @（）。

答案：（in1，in2，in3 ）；（ posedge clk ）

單項(xiàng)選擇題

在Verilog中定義了宏名 `define sum a+b+c 下面宏名引用正確的是（）

A、out=’sum+d
B、out=sum+d
C、out=`sum+d
D、都正確