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問答題

【案例分析題】
某機(jī)字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲(chǔ)器按字編址，CPU的控制信號(hào)線有：MREQ#（存儲(chǔ)器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號(hào)，高電平為讀信號(hào)）。試問：【＊＊，★，包捷5.2，編號(hào)3.3，3.5.2】
已知該機(jī)已有8K×16位的ROM存儲(chǔ)器，地址處于主存的最高端；現(xiàn)在再用若干個(gè)16K×8位的SRAM芯片形成128K×16位的RAM存儲(chǔ)區(qū)域，起始地址為00000H，假設(shè)SRAM芯片有CS#（片選，低電平有效）和WE#（寫使能，低電平有效）信號(hào)控制端；試寫出RAM、ROM的地址范圍，并畫出SRAM、ROM與CPU的連接圖，請標(biāo)明SRAM芯片個(gè)數(shù)、譯碼器的輸入輸出線、地址線、數(shù)據(jù)線、控制線及其連接。

答案： A.ROM的地址范圍
地址為18位，按字（16位）尋址。
R.OM的大小是8K*16bit=2

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某機(jī)字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲(chǔ)器按字編址，CPU的控制信號(hào)線有：MREQ#（存儲(chǔ)器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號(hào)，高電平為讀信號(hào)）。試問：【＊＊，★，包捷5.2，編號(hào)3.3，3.5.2】
該機(jī)主存采用64K×1位的DRAM芯片（內(nèi)部為4個(gè)128×128陣列）構(gòu)成最大主存空間，則共需（）個(gè)芯片；若采用異步刷新方式，單元刷新間隔為2ms，則刷新信號(hào)的周期為（）。

答案：共需（2¹⁸×16）÷（64K×1bit）=64 芯片；
異步刷新方式是每行刷新一次，則...

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某機(jī)字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲(chǔ)器按字編址，CPU的控制信號(hào)線有：MREQ#（存儲(chǔ)器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號(hào)，高電平為讀信號(hào)）。試問：【＊＊，★，包捷5.2，編號(hào)3.3，3.5.2】
若為該機(jī)配備2K×16位的Cache，每塊8字節(jié)，采用2路組相聯(lián)映象，試寫出對主存地址各個(gè)字段的劃分（標(biāo)出各個(gè)字段的位數(shù)）；若主存地址為462EH，則該地址可映象到Cache的哪一組？

答案：
a. 確定地址的位數(shù):18 位
因?yàn)榈刂房偩€是 18 位
b. 確定塊內(nèi)偏移：2 位塊...

【【案例分析題】】
某機(jī)字長16位，CPU地址總線18位，數(shù)據(jù)總線16位，存儲(chǔ)器按字編址，CPU的控制信號(hào)線有：MREQ#（存儲(chǔ)器訪問請求，低電平有效），R/W#（讀寫控制，低電平為寫信號(hào)，高電平為讀信號(hào)）。試問：【＊＊，★，包捷5.2，編號(hào)3.3，3.5.2】
已知該機(jī)已有8K×16位的ROM存儲(chǔ)器，地址處于主存的最高端；現(xiàn)在再用若干個(gè)16K×8位的SRAM芯片形成128K×16位的RAM存儲(chǔ)區(qū)域，起始地址為00000H，假設(shè)SRAM芯片有CS#（片選，低電平有效）和WE#（寫使能，低電平有效）信號(hào)控制端；試寫出RAM、ROM的地址范圍，并畫出SRAM、ROM與CPU的連接圖，請標(biāo)明SRAM芯片個(gè)數(shù)、譯碼器的輸入輸出線、地址線、數(shù)據(jù)線、控制線及其連接。

答案： A.ROM的地址范圍
地址為18位，按字（16位）尋址。
R.OM的大小是8K*16bit=2