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單項(xiàng)選擇題

在下列標(biāo)識(shí)符中，（）是VHDL合法的標(biāo)識(shí)符。

A.4h_add
B.h_adde_
C.h_adder
D._h_adde

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單項(xiàng)選擇題

在VHDL中用（）來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個(gè)確定的實(shí)體。

A.輸入
B.輸出
C.綜合
D.配置

多項(xiàng)選擇題

一個(gè)實(shí)體可以擁有一個(gè)或多個(gè)（）

A.設(shè)計(jì)實(shí)體
B.結(jié)構(gòu)體
C.輸入
D.輸出

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