多項(xiàng)選擇題

在VHDL語(yǔ)言中,描述時(shí)序電路程序的執(zhí)行條件的時(shí)鐘信號(hào)通常采用下述哪兩種方式()

A.敏感信號(hào)為時(shí)鐘信號(hào)
B.用WAIT ON語(yǔ)句等待時(shí)鐘
C.用IF條件語(yǔ)句判斷
D.用WAIT FOR語(yǔ)句等待時(shí)間到

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