你可能感興趣的試題

單項(xiàng)選擇題

嵌套的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）。?

A.條件相與的邏輯
B.條件相或的邏輯
C.條件相異或的邏輯
D.三態(tài)控制電路

單項(xiàng)選擇題

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中（）是錯(cuò)誤的。

A.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件
B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束
C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的
D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無(wú)關(guān)

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。

你可能感興趣的試題

嵌套的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）。?

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中（）是錯(cuò)誤的。

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。

嵌套的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）。?

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中（）是錯(cuò)誤的。