單項(xiàng)選擇題

除了end或以end開頭的關(guān)鍵字（如endmodule）語(yǔ)句外，Verilog HDL的每條語(yǔ)句后必須要有（）。

A.逗號(hào)“，”
B.句號(hào)“。”
C.分號(hào)“；”
D.冒號(hào)“：”

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