填空題

在進(jìn)行Verilog HDL的關(guān)系運(yùn)算時(shí),如果關(guān)系是真,則計(jì)算結(jié)果為();如果關(guān)系是假,則計(jì)算結(jié)果是();如果某個操作數(shù)的值不定,則計(jì)算結(jié)果為()。

答案: 1;0;x(未知)
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